Intel verstärkt Engagement im Embedded-Bereich

Auf dem letzten IDF hatte es Intels Technologie-Chef Rattner klar verkündet: In Zukunft wolle man nicht nur weiter, sondern sogar verstärkt auf x86-Kerne setzen, etwa auch bei den geplanten Multicore-Prozessoren mit 80 Kernen und mehr. Nur im Bereich der großen Server will sich Intel den Luxus leisten, mit dem Itanium eine komplett andere Architektur weiterzuführen.

Im Embedded Bereich hat man sich bereits im Vorjahr von den Xscale-Prozessoren verabschiedet, nun plant Intel den Pentium M verstärkt in diese Szene einzubringen. So möchte der Konzern Vias C3, AMDs Geode sowie dem ebenfalls von AMD vertriebenen Efficeon Paroli bieten. Das in diesen Tagen auf den Markt kommende Apple TV dürfte mit einer speziellen Pentium M-Version namens Crofton ausgestattet sein. Für etwas später im Jahr ist unter dem Codenamen Tolapai auch ein komplettes System-on-a-Chip geplant, mit integriertem Speichercontroller (MCH) für DDR2 400/533/600/800 sowie reichhaltig ausgestattetem Peripheriecontroller (ICH). Optional soll Tolapai auch eine Sicherheitserweiterung bieten, mit Hardware-Verschlüsselung auf Basis gängiger Algorithmen.

Die Roadmap, die die Website hpepc veröffentlicht hat, listet eine Vielzahl von Schnittstellen für den geplanten SoC mit seinen 1088 Anschlüssen (FCBGA: Flip Chip Ball Grid Array) auf: unter anderem 3 × GigaBit-Ethernet, 2 × SATA, 5 × PCIe, 2 × USB, 2 × UART, 33 I/O-Pins. Auch der für die Autoindustrie wichtige CAN-Bus ist gleich zweimal dabei – ein klarer Hinweis darauf, dass Intel verstärkt im Automobilbereich aktiv werden will. Mit BMW hat man ja beispielsweise schon ein weitreichendes Abkommen in diese Richtung geschlossen.

Wie der (Sioux-)Name Tolapai andeutet, wurde der Chip offenbar nicht in Israel, sondern in Arizona entwickelt, jedenfalls liegt Tolapai Spring in diesem US-Bundesstaat. Da er in 65-nm-Technik herauskommen soll, liegt es weiterhin nahe, dass es sich bei dem "Low power Intel Pentium M based Core" um eine Auskoppelung des Yonah-Kernes handeln dürfte, der bereits im 65-nm-Design vorliegt. Der L2-Cache wurde allerdings auf 256 KByte verkleinert. Als Takt stehen 600, 1066 und 1200 MHz in der Roadmap, mit Energieaufnahmen zwischen 13 und 22 Watt. Erste "Tolapai Customer Reference Boards" werden bereits für das zweite Quartal erwartet, der SoC-Chip soll dann gegen Jahresende allgemein verfügbar sein. (as)