DDR3-SDRAM-Speichermodule mit Threading-Technik

Auf der Intel-Entwicklerkonferenz IDF, die kommende Woche in San Francisco stattfindet, wollen der Speichermodulhersteller Kingston und die Entwicklerfirma Rambus spezielle "Threaded DIMMs" für Computer mit Multi-Core-Prozessoren zeigen. Dabei kommt nicht das 2005 von Rambus angekündigte Micro-Threading zum Einsatz, das spezielle DRAM-Chips voraussetzt.

Threaded DIMMs arbeiten mit Standard-DDR3-SDRAMs, haben aber im Vergleich zu gewöhnlichen DIMMs einen zusätzlichen Chip-Select-(CS-)Anschluss. Damit kann der Speicher-Controller wahlweise nur die Hälfte aller Chips auf einem Modul für einen Zugriff aktivieren. Dann steht zwar auch nur die halbe Speicherdatenbusbreite zur Verfügung, doch die andere Hälfte lässt sich wiederum bei geschickter Verschachtelung der Adressierungs- und Datentransferphasen parallel dazu nutzen. So soll die effektive Datentransferleistung steigen, wenn mehrere Prozessorkerne beziehungsweise Rechenwerke auf unterschiedliche Datenbereiche im gemeinsam genutzten Hauptspeicher zugreifen.

Laut Rambus wächst bei Threaded DIMMs der effektive Datendurchsatz auch dadurch, dass das sogenannte Thermal Throttling seltener zuschlägt: Das bei voller Taktfrequenz theoretisch erreichbare Maximum der Datentransferleistung lässt sich bei aktuellen Hauptspeicherchips nämlich nicht kontinuierlich nutzen, weil sie sonst schlichtweg überhitzen. Das verhindern Verfahren wie eine Begrenzung der Zahl aufeinanderfolgender Speicherzugriffe oder Temperaturfühler auf dem DIMM. Wenn der Speichercontroller nur einen Teil der Speicherchips aktiviert, können die anderen abkühlen, die durch das Thermal Throttling limitierte Datentransferrate wird also effektiver genutzt.

Das Konzept der Threaded DIMMs erinnert ein wenig an den "Unganged"-Betriebsmodus für zwei Speicherkanäle, den AMD in den Speicher-Controllern der K10-Prozessoren implementiert hat. Auch dabei werden die Daten nicht – wie zuvor durchgängig üblich – quasi als 128 Bit-Häppchen auf die zwei 64-Bit-Speicherkanäle verteilt, sondern die Adressierung der Module erfolgt so, dass der Speichercontroller zwei weitgehend unabhängige Kanäle und damit also auch Hauptspeicherbereiche verwaltet. Das verspricht Vorteile, sofern mehrere CPU-Kerne gleichzeitig unterschiedliche Daten verarbeiten.

Rambus verrät bisher nicht, welche Intel-Prozessoren (die ja mittlerweile integrierte Speicher-Controller besitzen) überhaupt in der Lage sind, Threaded DIMMs anzusteuern. Vermutlich geht es eher um Server-Prozessoren. (ciw)