AMD verrät Neues über künftige CPU-Mikroarchitekturen (Update)

Die Chipentwicklerkonferenz Hot Chips an der Stanford University nutzen Prozessor- und Grafikchiphersteller aus dem Silicon Valley gerne, um Appetithäppchen künftiger Produkte zu servieren. Heute wird AMD dort weitere Details zu den Mikroarchitekturen der kommenden Prozessorkerne Bobcat und Bulldozer verraten. Vorab informierte AMD-Entwicklungschef Chekib Akrout die Presse, ein bisschen sprach er dabei auch über Llano.

Als erster der drei Neulinge wird Bobcat vom Stapel laufen, und zwar als CPU-Teil des CPU-GPU-Kombiprozessors Ontario, den AMD vom taiwanischen Auftragsfertiger TSMC mit 40-Nanometer-Strukturen fertigen lässt. Ab Anfang 2011 soll Ontario vor allem in Netbooks und anderen sehr kompakten Mobilrechnern zu kaufen sein, potenziell könnte der Atom-Konkurrent von AMD auch in Embedded Systems auftauchen. Chekib Akrout wollte sich keine Aussagen zum Grafikteil oder zum Speicher-Controller der ersten Accelerated Processing Unit (APU) entlocken lassen, bestätigte aber einige der bisher nur aus Spekulationen bekannten Informationen: Bobcat ist ein Out-of-Order-tauglicher x64-Kern mit SSE2-, SSE3- und SSSE3-Erweiterungen, der auch Virtualisierung unterstützt (aber 3DNow! wohl nicht). Der Level-1-Cache fällt mit 32 Kilobit (diese Angabe verwendet AMD), also 4 KByte, recht klein aus – nach ersten Performance-Daten eines vermutlichen Ontario-Prototypen unbekannter Taktfrequenz dürfte Bobcat aber deutlich leistungsfähiger sein als ein aktueller Intel Atom. Der eigentliche Bobcat-Kern kann – vermutlich bei geringen Taktfrequenzen – mit weniger als 1 Watt Leistungsaufnahme auskommen, was aber keine Rückschlüsse auf die TDP der kompletten Ontario-APU inklusive GPU, Speicher- und Schnittstellen-Controllern zulässt.

(Update:) Mittlerweile hat AMD die vollständigen, auf der Hot Chips veröffentlichten Informationen an die Presse gegeben. Demnach enthält ein Bobcat-Kern je 32 KByte L1-Cache für Daten und Befehle sowie 512 KByte L2-Cache, außerdem unterstützt er auch SSE4a und den Stromsparmodus C6 mit Power-Gating.

Zuerst in Form des 32-nm-Serverprozessors Interlagos wird zu einem noch nicht genannten Termin im Jahr 2011 die Bulldozer-Mikroarchitektur debütieren, die AMD seit 2007 angekündigt hat. Chekib Akrout präzisierte nun den Aufbau der Kerne, von denen jeweils zwei ein sogenanntes Bulldozer-Modul bilden – es wird also nur Bulldozer-Prozessoren mit geradzahliger Kernanzahl geben. Während jeder Kern einen eigenen Scheduler für Ganzzahl-(Integer-)Berechnungen besitzt, gibt es pro Bulldozer-Modul nur einen Gleitkomma-(Floating-Point-)Scheduler. Dieser "füttert" wiederum zwei 128-Bit-FMAC-Einheiten (Fused Multiply Accumulate), die er auch gemeinsam für 256-bittige Befehle nutzen kann: Laut Akrout ist Bulldozer kompatibel zu Intels AVX (Advanced Vector Extensions). Man spreche auch mit Intel, um Kompatibilität bei AES-Befehlen zur Beschleunigung kryptografischer Berechnungen herzustellen.

Mit Bulldozer will AMD ein Drittel mehr Kerne (also bis zu 16) als beim aktuellen 12-Kerner Magny-Cours bei ungefähr gleicher Leistungsaufnahme ermöglichen, um den Durchsatz um bis zu 50 Prozent zu steigern. Bulldozer dürfte im Vergleich zu den aktuellen K10-Opterons insbesondere bei Integer-Berechnungen kräftig zulegen, die in normalen Servern den Löwenanteil der Arbeit ausmachen. Ob sich alle aktuellen Server-Mainboards mit G34-Fassung (LGA1944) für Opteron-6100-Prozessoren im kommenden Jahr mit Bulldozer-Opterons aufrüsten lassen, wollte Akrout nicht bestätigen. John Fruehe von AMD hatte das aber bereits Anfang August ausdrücklich versprochen, auch für die C32-Plattform und den 8-kernigen Opteron-4100-Nachfolger Valencia.

(Update:) Bulldozer wird auch eine im Vergleich zu Turbo Core verbesserte Übertaktungsautomatik mitbringen, um bei asymmetrischer Auslastung der CPU-Kerne die Performance zu steigern. Anders als bei den bisherigen K10-Prozessoren besitzt jedes Bulldozer-Modul 64 KByte an L1-Cache für Instruktionen sowie jeder einzelne Kern noch 16 KByte L1-Cache für Daten, jedes Bulldozer-Modul teilt sich einen gemeinsamen L2-Cache mit 2 MByte Kapazität.

Am Rande ging Akrout auch auf Llano ein, die zweite APU, die AMD im Laufe des ersten Halbjahres 2011 vorstellen will. Wegen Verzögerungen bei der 32-nm-SOI-/HKMG-Fertigung bei Globalfoundries kommt Llano nach Ontario – ursprünglich war es andersherum geplant. Llano wird mit mehr als 1 Milliarde Transistoren eine DirectX-11-GPU und bis zu vier CPU-Kerne auf einem Chip kombinieren. Bisher war spekuliert worden, die Llano-Prozessorkerne entstammten der K10-Generation (K10.5), doch Akrout sprach in der Telefonkonferenz vorab eindeutig von stark verbesserten K8-Kernen. (ciw)