IEDM: Großserien-Fertigungstechnik für ultradünne Chips
Zum Einsatz in Stapel-Gehäusen benötigt man extrem dünne Halbleiter-Bauelemente, die sich mit einem neuartigen Verfahren des des Instituts für Mikroelektronik Stuttgart leichter herstellen lassen sollen.
In Multi-Chip-Packages (MCP) lassen sich mittlerweile auf lediglich 1,4 Millimetern Bauhöhe bis zu 16 Einzel-Dice übereinander unterbringen. Voraussetzung dafür ist, dass jedes Die extrem dünn ist. Weil Wafer – vor allem solche mit großem Durchmesser – aber eine gewisse mechanische Stabilität benötigen, um sich in der Fertigung überhaupt sicher und mit der nötigen Präzision handhaben zu lassen, dünnt man die Wafer für ultradünne Dice nachträglich, etwa durch Abschleifen der Rückseite.
Dieses Verfahren hat einige Nachteile, die eine neue Technik des Institut für Mikroelektronik Stuttgart (IMS CHIPS) vermeiden soll: Das Verfahren namens Pick, Crack & Place erzeugt auf einem herkömmlichen Wafer zunächst Vertiefungen (Cavities), die es im nächsten Schritt mit porösem Silizium auffüllt. Per Epitaxie entsteht nun auf der porösen Trennschicht eine extrem dünne Siliziumlage für die eigentliche Schaltung.
Nachdem diese mit herkömmlichen Methoden strukturiert wurde, wird die poröse Trennschicht unter dem dünnen Die weggeätzt; dieses "schwebt" nun an wenigen vorgesehenen Graten frei über der Vertiefung. Hier lässt er sich mit Vakuumpipetten ansaugen (Pick), eine kleine Drehbewegung bricht die Halte-Grate (Crack). Damit entfällt auch das herkömmliche Sägen zur Vereinzelung der Dice eines Wafers.
Das IMS hat nach eigenen Angaben 20 Mikrometer dünne Chips mit 4 Millimetern Kantenlänge bereits erfolgreich produziert und arbeitet bereits an einer Optimierung für 10-Mikrometer-Chips. Eine andere Technik für dünne Chips hatte vor zweieinhalb Jahren das Fraunhofer IZM vorgestellt. Es ist vor allem für RFID-Chips gedacht.
Siehe zum diesjährigen Halbleiterkongress IEDM auch:
(ciw)
