Intel erklärt Spar-Tricks der Ivy-Bridge-Prozessoren

Auf der Entwicklerkonferenz ISSCC hat Scott Siers aus Intels Entwicklungszentrum in Folsom eine Fülle von Details und technischen Konzepten der kommenden Ivy-Bridge-Prozessorgeneration vorgestellt. Diese Core-i-3000-Chips fertigt Intel im 22-Nanometer-Prozess P1270 mit Tri-Gate-Transistoren. Laut Siers sind vier Ivy-Bridge-Varianten mit unterschiedlichen Siliziumflächen geplant, von denen die größte mit rund 1,4 Milliarden Transistoren 160 Quadratmillimeter beträgt. Vermutlich meint Siers damit nur die Client-Prozessoren und nicht die wohl 2013 anstehenden Xeons.

Jedenfalls plant Intel jeweils zwei Ausführungen der CPU- und GPU-Teile, nämlich mit zwei oder vier CPU-Kernen sowie mit unterschiedlich vielen DirectX-11-tauglichen Execution Units (EUs), die nach Spekulationen HD 4500 und HD 2500 heißen werden. Ansonsten ähnelt das von Scott Siers gezeigte Schema des Ivy-Bridge-Die stark der Sandy-Bridge-Generation, abgesehen von Neuheiten wie dem DRNG. Doch ein Ivy-Bridge-Vierkern mit "dicker" GPU ist mit seinen 160 Quadratmillimetern rund 26 Prozent kleiner als ein Sandy-Bridge-Die mit 216 Quadratmillimetern und laut Intel rund 1,16 Milliarden Transistoren. Weiterhin sind je nach Kern-Anzahl 2 bis 8 MByte L3-Cache vorgesehen.

Der Speicher-Controller unterstützt bei Ivy Bridge offiziell DDR3L-SDRAM mit 1,35 Volt Betriebsspannung, allerdings vermutlich nur bei den Mobilversionen – erste Validierungsergebnisse von DDR3L-SO-DIMMs hat Intel bereits veröffentlicht. Demnach ist sogar der Betrieb mit 800 MHz geplant (DDR3(L)-1600/PC3-12800), aber nur mit einem (SO-)DIMM pro Kanal.

Wie bei den Sandy-Bridge-Chips sitzt eine Power Management Control Unit (PCU) auf dem Ivy-Bridge-Die, die für möglichst effizienten und sparsamen Betrieb des Prozessors sorgt. Dazu überwacht sie Leistungsaufnahme und Temperatur des Chips und steuert Taktfrequenz und Kernspannung. Die neue PCU soll den Chip noch näher an seine individuell mögliche Kennlinie bringen, also Serienstreuung ausnutzen. Der in Kacheln unterteilte L3-Cache kann stückweise abgeschaltet werden. Die PCU steuert auch den Turbo: Diesbezüglich deutet Scott Siers an, dass Taktfrequenzen oberhalb von 4 GHz möglich wären. Das darf man wohl als Spitze gegen AMD werten, denn kürzlich ließ AMD Präsentationsfolien entschlüpfen, laut denen die Trinity-Chips, etwa der A10-5800K, per Turbo Core über 4 GHz hinaus takten sollen. Bisher plant Intel aber wohl bloß Core-i-3000-Versionen, die nicht nennenswert höhere Taktfrequenzen erreichen als die aktuellen Sandy-Bridge-Chips. Eine Variante mit 4 GHz Turbo Boost gibt es hier nur als Xeon.

Der P1270-Fertigungsprozess stellt drei unterschiedlich optimierte Transistortypen bereit: Die schnellsten mit normalem Leckstrom, sogenannte "Quarter-Leakage"-Typen mit mittlerer Geschwindigkeit und langsame Transistoren, die nur ein Zehntel des Leckstroms der schnellsten Versionen aufweisen. Die schnellsten Funktionsblöcke der Prozessoren bestehen zu ungefähr 70 Prozent aus den schnellen und zu 30 Prozent aus den mittelschnellen Transistoren, während die unkritischeren Chip-Bereiche zu 75 Prozent aus den besonders sparsamen und zu einem Viertel aus mittelschnellen Transistoren bestehen.

Mit einer Reihe von Maßnahmen kompensiert Intel nach der Fertigung Serienstreuungen, um eine möglichst niedrige Betriebsspannung zu erzielen. So können einzelne SRAM-Bits des L3-Cache gegen andere aus Reservezonen getauscht werden, falls Letztere niedrigere Spannungen verkraften. Seit einigen Jahren wird die vergleichsweise schlechte Vorhersagbarkeit des praktischen Verhaltens von SRAM-Zellen bei sehr kleinen Transistorstrukturen diskutiert (SRAM Variability). Auch die insgesamt 14 PLL-Schaltungen, die Taktsignale für die verschiedenen Funktionsbereiche mit hoher Präzision (Jitter, Skew) erzeugen, wurden trickreich auf Sparsamkeit getrimmt. Die PCI-Express-3.0-Anbindung kommt angeblich ebenfalls mit besonders wenig Energie aus. (ciw)