Optimierte SOI-Wafer für 28-, 20- und 14-nm-Fertigungstechnik

Die Firma Soitec kündigt "Fully Depleted"-Wafer für planare und 3D-Transistoren an, während sich Globalfoundries für die Fertigung von Though-Silicon Vias bei den in einigen Jahren erwarteten 20-nm-Chips rüstet.

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Bei FD-SOI-Wafern ist die "ultradünne" Siliziumschicht auf dem isolierenden Siliziumoxid undotiert.

Die französische Firma Soitec beliefert unter anderem den Auftragsfertiger Globalfoundries mit Silicon-on-Insulator-(SOI-)Wafern für die Produktion von Halbleiterbauelementen. Nun kündigt Soitec neue SOI-Wafertypen an: FD-2D und FD-3D. Das Kürzel FD steht für Fully Depleted: Im Unterschied zu den bisherigen Partially-Depleted-(PD-)SOI-Versionen ist die besonders dünne Silizium-"Nutzschicht" undotiert. Bei beiden SOI-Wafer-Versionen sorgt eine Siliziumoxidschicht für eine elektrische Isolation zwischen dem Material der Siliziumscheibe und der obere Nutzschicht, in der die Transistoren gefertigt werden.

FD-2D-SOI-Wafer sind für die aktuellen 28-Nanometer-Fertigungstechnik für planare Transistoren gedacht, die unter anderem bei Globalfoundries gerade hochgefahren wird und bei TSMC schon läuft. ST-Ericsson hat sich bereits dazu bekannt, FD-2D-SOI-Wafer für die 28-nm-Technik einzusetzen, während TSMC bei 28 nm weiterhin auf deulich billigere "Bulk-Silicon"-Wafer, also herkömmliche Siliziumscheiben setzt.

Soitec-Roadmap: FD-2D-Wafer sofort, FD-3D-Wafer für die 14-nm-Generation

(Bild: Soitec)

Der Preisunterschied zwischen einem Standard- und einem FD-SOI-Wafer beträgt laut Soitec ungefähr Faktor vier, soll sich aber bei optimaler Ausnutzung der SOI-Vorteile mehr als amortisieren: Mit 20 bis 25 Prozent weniger Fertigungsschritten sind nach einer Studie von IC Knowledge, auf die Soitec verweist, effizientere Transistoren als auf Bulk-Si-Wafern machbar.

Ab der 14-Nanometer-Fertigungsstechnik wird erwartet, dass anstelle der bisherigen planaren Transistoren vorwiegend welche mit dreidimensionalen Gate-Strukturen zum Einsatz kommen. Intel fertigt die sogenannten Tri-Gate-Transistoren jetzt schon in der 22-nm-Generation P1270 auf Bulk-Si-Wafern, die IBM Alliance ist mit der Entwicklung ihrer FinFETs schon weit gekommen. Laut Soitec sollen diese FinFETs mit der 14-nm-Generation ab etwa 1014/2015 zum Einsatz kommen, und zwar dann auf FD-3D-Wafern. Diese besitzen eine stärkere obere Siliziumschicht, welche die Höhe des Gate-Fins vordefiniert, was Fertigungsschritte einsparen kann.

Bisher gibt es keine konkrete Aussage, ob AMD-Zulieferer Globalfoundries die für 2013 eingeplanten 28-nm-Versionen der Bulldozer-Prozessoren (Steamroller) auf FD-2D-SOI-Wafer produziert oder mit der Bulk-Si-Technik für 28 nm HKMG Gate-First, bei der zurzeit die Massenproduktion hochfährt.

Unterdessen rüstet sich Globalfoundries auch für die Produktion von stapelbaren Bauelementen mit 20-nm-Strukuren in der neuen Fab 8 in den USA: Dreidimensionale Chip-Stacks sollen durch Through-Silicon Vias (TSVs) möglich werden, bei denen kupfergefüllte Durchkontaktierungen eine sehr hohe Anzahl von Signalpfaden zwischen den einzelnen Funktionslagen des Bauelements ermöglichen. Globalfoundries-Partner IBM will bis zu 100 Dice stapeln. (ciw)