VLSI Symposium: Neues vom AMD/IBM-FinFET
Schon seit Ende der 90er-Jahre geistern vertikal orientierte Multi-Gate-Transistoren als Option für die ab 2011 erwartete 22-Nanometer-Fertigungstechnik durch die Fachkongresse.
Bereits 1999 hatten Forscher der Universität Berkeley einen FinFET mit einer wirksamen Gate-Länge von lediglich 18 Nanometern und deshalb enorm hoher Grenzfrequenz beschrieben. Seither geistern diese vertikal orientierten, also flossen- oder lamellenförmigen Feldeffekttransistoren (FETs) mit mehreren Gate-Elektroden durch die Fachkongresse der Halbleiterentwickler. 2001 sprach IBM auf dem IEDM über einen Dual-Gate-FinFET, 2002 hatte AMD gemeinsam mit den Berkeley-Forschern einen Dual-Gate-FinFET mit 10 nm Gate-Länge beschrieben; dazwischen war Intel mit Tri-Gate-Strukturen vorgeprescht. Oft war zu hören, FinFETs könnten eine Option für die ab 2011 erwartete 22-nm-Fertigungstechnik sein; allerdings scheinen die Entwickler noch an zahlreichen Problemen zu tüfteln, zumal herkömmliche Planar-Transistoren dank Verfahren wie High-k/Metal Gate (HKMG) sowie immer ausgefeilteren Strained-Silicon- und Silicon-on-Insulator-(SOI-)Tricks ebenfalls immer besser werden und die projektierten Vorteile der in der Herstellung wohl aufwendigeren FinFETs dahinschmelzen. 2006 sandte Intel auf dem VLSI Symposium ein Tri-Gate-Lebenszeichen, es ging dabei um die Kombination von Multi-Gate-Technik und HKMG.
Nun findet gerade das VLSI Symposium 2008 statt, und die FinFET-Kooperationspartner AMD und IBM, zu denen mittlerweile auch Toshiba gestoßen ist, präsentieren ein Papier über die Vorzüge von 22-nm-FinFETs. Im vergangenen November hatten die Partner bereits auf dem 3D-Transistor-Workshop des Lehrstuhls von Professor Yoshio Nishi von der Uni Stanford gesprochen (PDF-Datei). Forscher von Toshiba haben noch einen weiteren VLSI-Symposium-Vortrag vorbereitet, in dem es um eine Verspannungstechnik für FinFET-Kristallstrukturen geht, die die Ladungsträger-Beweglichkeit steigert. Dadurch sollen sowohl Gate-Strom als auch Durchlasswiderstand der FinFETs sinken.
Anscheinend sind AMD und IBM auch mit dem Einsatz von eDRAM-Zellen als Cache-Speicher weitergekommen, jedenfalls berichten Vertreter der Firmen über Versuche mit einem 1-MByte-eDRAM-Cache, der 2 GHz Taktfrequenz erreicht und sich in einem 45-nm-CMOS-Fertigungsprozess auf SOI-Wafern fertigen lässt. Ob dabei schon das 2006 von AMD in Lizenz genommene Z-RAM zum Einsatz kommt, verrät die Vorankündigung des Vortrags leider nicht.
Mehr zum VLSI Symposium 2008:
(ciw)
