Stapel-Speicherchips mit "Through Silicon Vias"
Speicherchip-Weltmarktführer Samsung vervielfacht die Kapazität von DDR2-SDRAMs durch das Stapeln nackter Silizium-Chips.
Mit einem neuartigen Verfahren zum Stapeln nackter Siliziumchips will Samsung die Kapazität von schnellen DDR2-SDRAM-Bauelementen steigern. Der Speicherchip-Weltmarktführer setzt bereits bei einer ganzen Reihe unterschiedlicher Halbleiter-Bauelemente auf Techniken wie Multi-Chip-Packages (MCP) und Dual-Die Packages (DDP), um mehrere Silizium-Dice in einem Gehäuse unterzubringen. Die Verbindung zwischen den einzelnen, übereinander angeordneten Chips (die sowohl alle dieselbe als auch unterschiedliche Funktionen haben können) erfolgt dabei typischerweise durch seitlich angebrachte Bond-Drähte.
Das neuartige Stapelverfahren arbeitet stattdessen mit Kontakten, die durch die einzelnen Dice hindurchführen – so genannte Through Silicon Vias (TSV). In den letzten Monaten haben mehrere Chiphersteller TSV-Fortschritte gemeldet, darunter IBM und Intel. Samsung nennt die Technik Wafer-Level Processed Stacked Package (WSP) und verspricht sich davon höhere mögliche Taktfrequenzen sowie kompaktere Bauformen.
Ein WSP-Anwendungsbeispiel bei Samsung ist ein 2-GBit-DDR2-SDRAM, das aus vier 512-MBit-Dice besteht. Bisher befinden sich monolithische 2-GBit-SDRAMs noch in der Entwicklungsphase, und sie dürften auch erst mit dem nächsten oder übernächsten Strukturverkleinerungsschritt die gleiche Geschwindigkeit wie aktuelle 512-MBit-Chips erreichen. (ciw)
