Performanter und sparsamer: SiFive verbessert seine RISC-V-Cores

Mit dem neuen Core IP 20G1 hat SiFive seine RISC-V-Kerne beschleunigt und sie zugleich genügsamer gestaltet.

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Von
  • Susanne Nolte

SiFive hat mit Core IP 20G1 die Basis seiner RISC-V-Processor-Designs überarbeitet und damit sein komplettes Portfolio an RISC-V-Core-IPs (Intellectual Property) aktualisiert. Als Fabless-Entwickler kommerzieller RISC-V-Processor-Designs entwirft SiFive lediglich die CPU-Baupläne, die die Prozessorhersteller dann individuell anpassen oder in andere Designs integrieren.

Laut SiFive beschleunige das neue Grunddesign Core IP 20G1 die Highend-Modelle – je nach Core – auf bis zu 280 Prozent der Performance der Core-IP-19.08-Versionen und senke ihren Energiebedarf um bis zu 25 Prozent. Bei der E3-Serie hat der Hersteller aufgrund von Kunden-Feedback die eingebettete 32-Bit-RISC-V-Erweiterung RV32I durch die 16-Bit-Variante RV32E ersetzt und dadurch die Chipfläche um 11 Prozent verkleinert.

Der Prozessordesigner unterteilt sein RISC-V-IP-Portfolio vertikal nach Anwendungsbereichen in die Kategorien 32-Bit Embedded E-Cores für MCUs, Edge Computing, AI und IoT, 64-Bit Embedded S-Cores für Storage, AR/VR und Machine Learning sowie 64-Bit U-Core Application Processors für Linux, Rechenzentren und Netzwerkgeräte. Horizontal reicht die Spannbreite von dem auf Sparsamkeit getrimmten E20, dem kleinsten der mit 2 bis 3 Pipeline-Stufen und maximal 13.500 Gates ausgestatteten 2-Serie, über Mitglieder der mittleren 3- und 5-Serien bis hin zum 5-Kern-Topmodell U74-MC der 7-Serie mit acht Pipeline-Stufen.

Integriert ist das Core IP 20G1 nun in die Cloud-basierte Entwicklungsumgebung SiFive Core Designer, mit der Kunden ihren Prozessorkern individualisieren können. Neu ist die IP-Add-On-Option HCA (SiFive Shield Hardware Cryptographic Accelerator). Die Root-of-Trust- und Krypto-Engine bietet AES-, SHA- und TRNG-Funktionen und ist im Core Designer konfigurierbar. Dort lässt sich auch die neue Trace- und Debug-Software SiFive Insigh einbinden.

Nachdem die Unterstützung für RISC-V Anfang 2019 in die offiziellen FreeRTOS-Versionen integriert wurde, enthält das SiFive Freedom E SDK jetzt FreeRTOS v.10 mit dem im SDK integriertem Quellcode und Build-Skripten, außerdem Beispiele etwa zur Verwendung von PMP (Physical Memory Protection). Die SiFive Freedom E SDK-Board-Support-Pakete (BSP) enthalten nun SVD-Dateien (System View Description) zur engeren Integration in Debug-Umgebungen.

[Update 27.7.2020, 17:30 Uhr] Die RISC-V-Erweiterung RV32E wurde ein wenig verkürzt dargestellt. Sie nutzt wie RV32I einen 32-Bit-Befehlssatz. Lediglich die Zahl der Integer-Register wurde auf 16 verkleinert, wobei das Register x0 ein Null-Register ist.

(sun)