Marvell kündigt ersten SSD-Controller mit PCI Express 5.0 an

Datentransferraten von bis zu 14 GByte/s und über 2 Millionen IOPS verspricht Marvell für kommende PCIe-5.0-SSDs mit dem Controller-Chip Bravera SC5

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SSD-Controller Marvell Bravera SC5 mit PCIe 5.0 und NVMe 1.4b

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Nach 4 kommt 5: Ab Herbst 2021 werden die ersten Desktop-PCs mit PCI Express 5.0 (PCIe 5.0) statt PCIe 4.0 erwartet, Anfang 2022 die ersten Server. Damit lassen sich auch schnellere Solid-State Disks (SSDs) anbinden, für die der Chiphersteller Marvell den ersten PCIe-5.0-Controller namens Bravera SC5 ankündigt. Via PCIe 5.0 x4 soll er Datentransferraten von bis zu 14 GByte/s beim Lesen ermöglichen und über 2 Millionen IOPS bei Zugriffen auf kleine Datenblöcke – sofern die verwendeten Flash-Chips schnell genug sind.

PCIe 5.0 schafft 32 Milliarden Transfers pro Sekunde (32 GT/s), doppelt so viele wie der Vorgänger PCIe 4.0. Damit lassen sich pro Lane bei idealer Blockgröße und schlankem Protokoll knapp 3,9 GByte/s übertragen, über vier Lanes also mehr als 15 GByte/s.

Der Marvell Bravera SC5 reizt PCIe 5.0 x4 beim Lesen folglich weitgehend aus. Beim Schreiben verspricht Marvell bis zu 9 GByte/s und 1 Million IOPS.

Der Marvell Bravera SC5 ist vor allem für Server-SSDs gedacht, die in Cloud-Rechenzentren oder Storage-Servern stecken. Dort kommen etwa auch SSDs in der "Lineal"-(Ruler-)Bauform E1 zum Einsatz. Der Bravera SC5 kann in der Version MV-SC1333 bis zu 16 Kanäle mit Flash-Chips parallel ansteuern. Auf M.2-SSDs sind höchstens 8 Kanäle möglich, dafür ist die Version MV-SC1331 vorgesehen.

Der SSD-Controller Marvell Bravera SC5 ist vor allem für Server-SSDs gedacht.

(Bild: Marvell)

Der Bravera SC5 beherrscht Funktionen wie Zoned Namespaces (ZNS) und Dual-Port NVMe. Er kann mit allen Flash-Typen von Single- bis Quad-Level-Cell-Technik (SLC, MLC, TLC, QLC) umgehen und enthält jeweils mehrere Rechenkerne der Typen ARM Cortex-R8 und Cortex-M7.

Die maximale Leistungsaufnahme des Controllers beträgt je nach Typ 8,7 bis 9,8 Watt; hinzu kommt noch die Leistungsaufnahme des DDR4-SDRAM-Caches sowie der NAND-Flash-Chips.

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(ciw)