Neue PCI-Spezifikationen veröffentlicht

Die PCI Special Interest Group (PCI SIG) hat den neuen Standard PCI Express und wesentliche Teile der PCI-X-2.0-Spezifikation verabschiedet.

Während PCI-X 2.0 eine abwärtskompatible Erweiterung des Peripheral Components Interconnect Local Bus beschreibt, die mit Double- und Quad-Data-Rate-Übertragungsverfahren höhere Datentransferraten von bis zu 4,2 GByte/s ermöglicht, funktioniert PCI Express mit völlig neuer Hardware.

PCI-X 2.0 setzt auf den seit 1998 entwickelten Standard PCI-X 1.0 auf, der wiederum eng mit dem auf Desktop-Mainboards üblichen 32-Bit-33-MHz-PCI-Bus verwandt ist. PCI-X 1.0 kommt mittlerweile auf vielen Dual-Xeon-Mainboards zum Einsatz und ermöglicht in der 64-Bit-Variante mit 133 MHz Taktfrequenz Datentransferraten von bis zu 1,06 GByte/s. Durch Übertragung von je zwei beziehungsweise vier 64-Bit-Datenwörtern pro Taktschritt erweitert PCI-X 2.0 die maximale Transferkapazität auf 2,1 und 4,2 GByte/s. Solche Transferraten sind für die Anbindung beispielsweise von 10-GBit-Ethernet-Adaptern in Servern nötig.

Bei der Maximalfrequenz von 133 MHz verträgt PCI-X allerdings nur noch eine Steckkarte pro Bus; moderne Chipsätze und die damit ausgestatten Mainboards bieten deshalb mehrere parallele PCI-Busse an. Das bringt den Vorteil mit sich, dass der einen Erweiterungskarte die volle Transferrate uneingeschränkt zur Verfügung steht.

PCI-X-Steckplätze sind abwärtskompatibel zu herkömmlichen PCI-2.2-Steckkarten, wenn diese mit der niedrigeren Signalspannung von 3,3 Volt zurechtkommen, die für Taktfrequenzen ab 66 MHz nötig ist (33 MHz: 5 Volt). Auch die PCI-X-Steckkarten selbst lassen sich abwärtskompatibel auslegen, sodass sie auch in einem PCI-2.2-Bus laufen, dann natürlich mit geringerer Übertragungsrate.

Die PCI-X-Spezifikation bietet schon bei 64 Bit/66 MHz den Vorteil, dass sich statt wie bei PCI 2.2 nur zwei dann maximal vier Steckkarten im selben Bus betreiben lassen. Zusätzliche Funktionen wie Split Transactions und Byte Count sollen helfen, die maximale theoretische Datentransferrate besser ausnutzen zu können, indem etwa die einzelnen Geräte am Bus die Zugriffsrechte seltener Aushandeln müssen (Arbitrierung).

PCI-X 2.0 bringt überdies eine ECC-Fehlerkorrektur für die übertragenen Daten mit. Die PCI SIG verabschiedete zunächst die Protokoll-Spezifikation und einen vorläufigen "Release Candidate" für die PCI-X-2.0-Hardware. Letztere soll ab kommendem Jahr produziert werden. Die PCI-Standards sind nicht kostenlos verfügbar, sondern nur gegen Gebühr bei der PCI-SIG erhältlich.

Hinter PCI Express verbirgt sich ein schnelles serielles Übertragungsverfahren, dass Intel unter dem Namen 3GIO vor etwas mehr als einem Jahr vorstellte. Später erhielt die neue Technik den Namen Arapahoe, die jetzt verabschiedete PCI-Express-Spezifikation beschreibt das Software-Protokoll sowie elektrische und mechanische Eigenschaften der Steckverbinder und Erweiterungskarten.

Einige Eigenschaften von PCI Express erinnern an Funktionen der seriellen Verbindungssysteme USB und FireWire (IEEE1394): Geräte lassen sich im laufenden Betrieb ein- und ausstecken und umkonfigurieren. Allerdings ist PCI Express wesentlich schneller; zunächst ist pro Leitung und Richtung eine Transferrate von 2,5 GBit/s vorgesehen. Mehrere Leitungen lassen sich bündeln, die PCI SIG nennt das Beispiel einer Sechzehn-Wege-Verbindung für insgesamt 8 GByte/s.

PCI Express ist sowohl für Kupferleitungen als auch für optische Verbinder vorgesehen. Die Flexibilität von PCI Express verspricht, dass das Verfahren im Laufe der Jahre die heutige Schnittstellenvielfalt reduzieren kann. Es ist explizit vorgesehen, PCI-Express-Hardware sehr preiswert herstellen zu können, sodass sich die neue Technik etwa auch für Spielkonsolen eignet. Andererseits will man die Übertragungsrate pro Leitung Schritt für Schritt bis an die technischen Grenzen steigern, Intel geht dabei von maximal 10 GBit/s für Kupferadern aus. So könnte PCI Express nach seiner für das Jahr 2004 erwarteten Einführung für einige Zeit im Rennen bleiben.

Das US-Unternehmen Xilinx kündigt bereits IP-Cores, also fertig entwickelte Schaltungs-Layouts für Halbleiterchips an, um 2,5 GBit/s schnelle PCI-Express-Ports in kundespezifische Bauesteine zu integrieren. Die Lizenzierungsgebühr für den PCI Express Core betragen 25.000 US-Dollar. Dafür soll sich die Entwicklungszeit für entsprechende Produkte "um zwölf bis achtzehn Monate" verkürzen lassen.

In schnellen seriellen Verbindungen, die sich durch parallele Links skalieren lassen, sehen die Entwickler offenbar den Königsweg, um Flaschenhälse beim externen und internen Computer-Datenverkehr zu beseitigen. Bei fast allen neuen "Interconnect"-Verfahren kommt dieses Prinzip zum Einsatz: Bei den eher für die Chip-zu-Chip-Kommunikation vorgesehenen HyperTransport und RapidIO, beim Server-Verbindungsstandard InfiniBand, bei iSCSI genauso wie bei anderen, weniger bekannten Systemen. Zur Verbidnung der einzelnen Komponenten von Chipsätzen haben sich deren Entwickler weitere ähnliche, aber proprietäre Verfahren wie Hub Link (Intel), IMB (ServerWorks), MuTIOL (SiS) oder V-Link (VIA) einfallen lassen. (ciw)