IEDM: AMDs eigene 45-nm-Fertigungstechnik

Auch Intel-Konkurrent AMD präsentiert sich mit einem 45-Nanometer-Fertigungsverfahren für kommende Chip-Generationen gerüstet. Auf dem IEEE International Electron Devices Meeting (IEDM 2003) enthüllten AMD-Entwickler eine Fülle von zusätzlichen Details, Mess- und Simulationsergebnissen von Transistoren, die in etwa vier bis fünf Jahren hergestellt werden sollen.

Laut dem Branchen-Fahrplan für die Strukturverkleinerung (International Technology Roadmap for Semiconductors ITRS) steht die 45-nm-Technik im Jahre 2007 an; damit die dann gefertigten Chips die zur wirtschaftlichen Projektion der ITRS nötigen Leistungsdaten erreichen können, darf die effektive Gate-Länge ihrer Tranistoren nicht länger als rund 20 Nanometer sein.

Schon in den letzten Jahren hatten AMD-Entwickler (auch in Kooperation mit anderen Herstellern) zahlreiche Voraussetzungen für die 45-nm-Fertigung geschaffen: Transistoren aus Fully Depleted Silicon-on-Insulator (FD-SOI), mit Nickelsilizid-Gate und Strained-Silicon-Kanal versprechen weniger Innenwiderstand und geringere Leckströme, also geringere Verluste. Das IEDM-Papier von AMD (568 KByte PDF) erläutert eine Reihe von Vor- und Nachteilen der erwähnten Techniken, weshalb die Entwickler mit Simulationen und Prototypen den optimalen Kompromiss suchen.

Anders als Intel setzt AMD explizit nicht auf High-k-Materialien als Gate-Oxid, will aber drei Gates verwenden. An solchen Multigate-Transistoren arbeiten auch andere mit sehr unterschiedlichen Ansätzen: etwa IBM, Intel (auch in Kooperation mit dem IMEC) oder Motorola. AMD hat auch noch die FinFET-Technik in der Schublade, die aber wohl erst viel später produktionsreif wird. (ciw)