Intel kündigt neue Siliziumchip-Produktionstechnik an

Ab dem Jahre 2007 will Intel Transistoren mit 45-Nanometer-Strukturen auf gestrecktem Silizium mit metallischem Gate und High-k-Isolator fertigen. Nach eigenen Angaben hat das Unternehmen nach fünfjähriger Forschung das richtige High-k-Dielektrikum gefunden sowie eine optimale Kombination dieses Isolators mit (ungenannten) Metallen für NMOS- und PMOS-Transistoren.

Mit "k" ist die relative Dielektrizitätskonstante gemeint, eine Materialeigenschaft, aus der sich zusammen mit der Dielektrizitätskonstante (meist als Epsilon dargestellt) die Dielektrizitätszahl eines Materials berechnen lässt. Diese wiederum bestimmt entscheidend die elektrische Kapazität eines Kondensators, bei dem das jeweilige Material als Dielektrikum zum Einsatz kommt. Im Zusammenhang mit der Einführung von Kupfer (statt Aluminium) als Leitermaterial in Halbleiterchips war viel von Low-k-Dielektrika die Rede; diese sind nötig, um die störenden parasitären Kapazitäten der Leiterbahnen in den Bauelementen gering zu halten.

Für den Gate-Isolator der CMOS-Transistoren für schnelle logische Schaltkreise wünscht man sich aber ein High-k-Material, weil die Fläche und Dicke dieses Isolators, der bisher meist aus Siliziumdioxid besteht, mit sinkenden Strukturgrößen immer kleiner werden. Das Gate-Oxid aktueller Transistoren auf 130-Nanometer-Chips ist nur noch wenige Atomlagen stark. Das begrenzt die Spannungsfestigkeit und führt zu hohen Leckströmen.

Die Suche nach geeigneten High-k-Materialien ist schwierig, denn diese müssen nicht nur optimale Eigenschaften im fertigen Transistor haben (etwa auch lange sicher funktionieren). Es ist auch unabdingbar, dass sich die Verarbeitung dieser Materialien mit vertretbaren Kosten in den Herstellungsprozess integrieren lässt.

Laut Intel haben die neuen Gate-Isolatoren zwei wesentliche Nachteile: "Threshold Voltage Pinning", verursacht durch Störstellen zwischen Dielektrikum und Gate-Elektrode, führt dazu, dass zum Durchschalten der Transistoren zu hohe Spannungen nötig werden. Und Phononenstreuung bremst die Elektronen, sie bewegen sich langsamer, was den Widerstand steigert. Diese beiden Nachteile lassen sich aber angeblich ausgleichen, wenn statt der bisher verwendeten Gate-Elektroden aus Polysilizium solche aus Metall zum Einsatz kommen. Bei NMOS-Transistoren seien dabei andere Metalle optimal als bei den PMOS-Typen.

Laut Intel ist mit High-k-Dielektrika und Metall-Gates der Fortbestand des Moore'schen Gesetzes zunächst gesichert. Der bereits laufende P1262-Prozess für 90-nm-Strukturen (CPU-Kerne Prescott, Dothan, Nocona) wird demnach 2005 vom P1264 abgelöst (65-nm-Knoten), dieser wiederum vom P1266 (45 nm, High k, Metal gate). Anschließend soll es mit der EUV-Belichtung von 32-nm-Strukturen weitergehen, außerdem sind dreidimensionale Transistorstrukturen in der Entwicklung. (ciw)