Intels 90-nm-Prozess mit "gestresstem" Silizium
Schon im nächsten Jahr soll der Pentium-4-Nachfolger (Codename Prescott) im jetzt detaillierter vorgestellten neuen 90-nm-CMOS-Prozess hergestellt werden.
Schon im nächsten Jahr soll der Pentium-4-Nachfolger (Codename Prescott) im jetzt detaillierter vorgestellten 90-nm-CMOS-Prozess hergestellt werden. Intel hatte zwar schon zur CeBIT im März 2002 mit im 90-nm-Prozess gefertigten Speicherchips auf sich aufmerksam gemacht, doch erst jetzt gab das Halbleiterhaus einige Fortschritte bei dem zugrunde liegenden Herstellungsprozess P1262 bekannt.
Die wohl wichtigste Neuerung ist der Einsatz von so genanntem strained silicon. Dabei handelt es sich um ein Verfahren, bei dem Silizium erst ein wenig gestreckt wird (wenn auch nur um etwa ein Prozent), wobei die Beweglichkeit der Elektronen um bis zu 70 Prozent zunimmt. Dies soll den erreichbaren Takt um bis zu 35 Prozent steigern -- gab jedenfalls IBM im letzten Jahr bei einem VLSI-Symposium in Kyoto als "Entdecker" dieser Strecktechnik zu Protokoll. IBM verwendet dazu eine zusätzlich untergelegte SiGe-Schicht.
Laut Intel beruhen die wesentlichen Grundlagen zu strained silicon aber auf schon älteren Arbeiten der Stanford-Professoren Judy Hoyt und James Gibbons. Intel habe unabhängig von IBM aus diesen Grundlagen ein eigenes, produktionsreifes strained-silicon-Verfahren entwickelt, das zehn bis zwanzig Prozent höhere Sättigungströme pro µm (saturation drive current) und damit höhere Frequenzen ermöglichen soll -- bei nur zwei Prozent höheren Herstellungskosten.
Daneben hat übrigens auch ein Spin-off vom MIT namens AmberWave eine strained-silicon-Lösung mit SiGe entwickelt, die im Unterschied zu IBM neben der Beweglichkeit der Elektronen auch diejenige der Löcher deutlich erhöhen soll. Ob auch Intels Verfahren wie das von IBM mit einem SiGe-Layer arbeitet, wollte Intel-Fellow Mark Bohr in einer Vorab-Telefonkonferenz jedoch nicht verraten. Nur weiß man, dass P1262 jetzt mit sieben statt wie bislang mit sechs Schichten arbeitet.
Als Isolierschicht zwischen den Layern und den Leitungen, den Dielektrika mit möglichst kleiner relativer Dielekrizität (Low-k), hat Intel das bisher benutzte SiOF durch Carbone-Doped Oxid ersetzt, welches 18 Prozent niedrigere Kapazität aufweisen soll (den genauen k-Wert wollte Bohr nicht beziffern). Weitere Neuerungen in Intels P1262-Prozess sind die dünnsten, jemals in einem Produktionsprozess hergestellten SiO2-Isolierschichten an den 50 nm großen Gates. Mit nur 1,2 nm Dicke sind das nur noch fünf Atomlagen. Auf die Leckströme angesprochen gab Bohr gab zu, dass dies ein großes Problem sei, man damit aber noch im gesteckten, beherrschbaren Rahmen bliebe. Ein Umstieg auf andere High-K-Dielektrika (etwa ZrO2 oder TiO2) ist also für den 90-Nanometer-Prozess noch nicht nötig. Auch die Leckstrom mindernde Substratvorspannung (Body-Bias), die Intel Anfang des Jahres auf der ISSCC vorstellte, ist noch nicht vorgesehen; sie könnte aber -- so Bohr -- relativ schnell hinzugefügt werden. Auffällig ist weiterhin die Enthaltsamkeit in Sachen SOI. Hier hat Intel ebenfalls eine eigene Variante (fully Depleted Substrate Transistoren, DST) entwickelt, hebt sich das aber wohl noch für den 65-nm-Prozess (P1265 ab etwa 2005) auf.
Für den/die kritischen untersten Layer mit 90-nm-Strukturen kommt jetzt bei Intel erstmals in der Produktion die 193-nm-Lithografie (mit Argon Fluoride Excimer Laser) zum Einsatz. Die Linsen bei diesem UV-Licht müssen aus amorphem Siliziumdioxid (Fused Silica) sein oder -- noch teurer -- aus Calciumfluorid. Die oberen, gröberen Layer können jedoch weiterhin mit bewährter 248-nm-Technik erstellt werden. So lassen sich laut Intel 75 Prozent des aktuellen Prozesses (130 nm/300 mm Wafer) weiter verwenden. Für die im nächsten Jahr vorgesehene Produktion des Prescott-Prozessors sind nur noch 300-mm-Wafer geplant. (as)
