VLSI Symposium: Intel stellt Floating-Body-Cell-Speicher und Nehalem-Taktgeber vor
Auf dem VLSI Symposium in Honolulu sprechen zahlreiche Intel-Entwickler über ihre Projekte.
Auf den jährlichen VLSI-Symposien, die im Wechsel in japanischen und US-amerikanischen Tagungsorten und 2008 wieder in Honolulu/Hawaii stattfinden, treffen sich Halbleiterentwickler aus aller Welt seit 1981. In diesem Jahr ist Intel hier besonders aktiv: Gleich fünf Papers stellt der Chip-Marktführer vor und ist auch bei drei Panel-Diskussionen vertreten.
Eine besonders interessante Arbeit dreht sich um sogenannte Floating-Body-Cell-(FBC-)Speicherstrukturen, eine spezielle Form von Embedded DRAM (eDRAM), also in andere Schaltungen integrierte DRAM-Zellen. FBC-Speicherzellen kommen ohne den bei (1T1C-)DRAM eigentlich nötigen Speicherkondensator aus, weil sie Ladungen in einer speziellen Schichtfolge fangen. Intel hatte bereits auf dem IEDM 2006 FBC-Speicher vorgestellt, bei denen ein (vertikaler) Dual-Gate-Transistor zum Einsatz kam. Nun präsentieren die Intel-Forscher eine planare FBC, die auf eine Silicon-on-Insulator-(SOI-)Schichtfolge aufsetzt. Allerdings hat Intel Thin-BOX (Thin Buried Oxide) implementiert, also einen lediglich 10 Nanometer starken, isolierenden Silziumoxidfilm. Die Gate-Elektrode des FBC-Transistors ist aus Metall und mit einem High-k-Material vom Floating Body getrennt, Intel setzt also auch hier auf HKMG. Für den Einsatz in aktuellen 45-nm-Prozessoren sind die FBC-Speicherfelder, die potenziell als kompakterer Ersatz für 6T-SRAM dienen könnten, allerdings nicht gedacht: Frühestens mit der 16-nm-Fertigungstechnik (etwa ab dem Jahr 2013) könnten FBC-Speicher als CPU-Caches dienen.
An der FBC-Forschung von Intel sind zwei Fakten besonders bemerkenswert, nämlich einerseits der Einsatz von SOI und andererseits die Konkurrenz zu Verfahren wie Z-RAM, die ihrerseits SOI-Wafer voraussetzen. Intel produziert bisher auf billigeren Bulk-Silicon-Wafern und verschmäht die SOI-Technik, die Konkurrent AMD in Kooperation mit IBM nutzt. Ob für FBC auch SOI-Wafer nötig sind, wollte Intel nicht exakt verraten, deutete aber an, das die spezielle Thin-BOX-SOI-Technik sich etwa auch dafür eigne, Schaltungen in einer zusätzlichen Lage oberhalb einer bestehenden Funktionsschicht zu implementieren.
Ein weiteres Intel-Papier beschreibt die verbesserte Strained-Silicon-Technik, die Intel im aktuellen 45-nm-Prozess P1266 verwendet. Intel veröffentlicht darin weitere Details und Tricks, etwa wie man beim NMOS-Transistor die Gitterverspannung optimiert, indem man die mechanische Spannung der Metall-Gate-Elektrode ausnutzt und beim PMOS-Transistor zunächst ein "Dummy-Gate" erzeugt und dann wieder entfernt, um Spannung aufzubauen. Laut Intel soll die Performance der – wie nochmals betont wird – "trocken" mit 193-nm-Lasern belichteten Strained-Silicon-Transistoren die der Konkurrenten toppen.
Auch um extrem sparsame SRAM-Caches macht man sich bei Intel Gedanken, schon der Silverthorne alias Atom Z500 bringt hier ja aufwendige Spezialitäten mit. Neuartige 6T-SRAM-Zellen sollen mit besonders geringer Versorgungsspannung auskommen und künftig noch genügsamere Prozessoren möglich machen.
Schließlich verrät Intel noch einige Details zu den Taktfrequenzgeneratoren beziehungsweise PLL-Schaltungen und der Taktsignalverteilung der kommenden Nehalem-Prozessoren. Die optimierten Schaltungen sollen etwa sehr schnell auf veränderte Frequenzen "einrasten" (Locking) und so dazu beitragen, dass die zahlreichen Nehalem-Varianten ihre Performance-(P-)States häufiger wechseln können – potenziell steigert das die Energieeffizienz. Die Taktgeber sollen allerdings auch selbst sehr sparsam arbeiten, außerdem ist laut Intel die Nehalem-Architektur modular ausgelegt: Zunächst sind zwar High-End-Prozessoren mit bis zu acht Kernen für Server und teure Desktop-Rechner geplant, aber später sollen Zwei- und Vierkernversionen für herkömmliche Desktop-Rechner und Notebooks und dann auch Ultra-Sparer wie eine neue Atom-Generation mit Nehalem-Innenleben erscheinen. Diese Erfordernisse sowie die Integration des Speichercontrollers und der QPI-Links haben ein neues Taktsignal-Konzept für Nehalem nötig gemacht. (ciw)
