IEDM: Chip-Stapel für noch mehr Speicherkapazität
Während der Einbau mehrere physischer Halbleiter-Bauelemente in ein Chip-Gehäuse üblich ist, erzeugt Samsung zwei funktionale Lagen übereinander auf einem Chip.
Per Single-crystal Silicon layer Stacking (S3) schichtet Samsung zwei funktionierende NAND-Flash-Speicherstrukturen auf einem Wafer übereinander. Anlässlich des IEDM 2006 berichten Forscher des NAND-Flash- und DRAM-Weltmarktführers darüber, dass sie die eigentlich für ein "Stapel-SRAM" entwickelte S3-Technik erfolgreich auch bei NAND-Flash-Schaltungen mit TANOS-Struktur angewendet haben. Dabei kam auch eine neuartige Verschaltung der Speicherzellen namens SBT (Source-Body Tied) zum Einsatz, was die Vorteile des Stackings noch verbessern soll.
Über einen ersten NAND-Flash-Funktionslage auf dem eigentlichen Wafer-"Bulk" haben die Samsung-Forscher eine Trennschicht (Inter-Layer Dielectric, ILD) und darauf wiederum eine weitere monokristalline Si-Lage erzeugt, die eine zweite NAND-Flash-Reihe enthielt. Mit dieser Technik, die auch noch mit Strukturbreiten von 30 Nanometer und darunter funktionieren soll, ließe sich der Silizium-Flächenbedarf von Speicherchips theoretisch halbieren.
Das soll auch mit einer Dünnfilm-Transistor-Technik (TFT) für zweilagige NAND-Flash-Zellen gelingen, die Macronix zusammen mit Forschern der Tsing-Hua-Universität aus Hsinchu auf dem IEDM vorstellt.
Siehe zum diesjährigen Halbleiterkongress IEDM auch:
(ciw)
