Die Spezifikation für PCI Express 2.0 ist fertig
Nun ist die Basis-Spezifikation für die zweite Generation von PCI Express offiziell erschienen; im Sommer werden die ersten Chipsätze mit schnelleren Ports erwartet.
Nachdem die Mitglieder des Herstellergremiums PCI Special Interest Group (PCI SIG) rund zwei Monate lange über die Vorabversion 0.9 der PCI Express Base 2.0 Specification nachgrübeln durften, ist nun deren finale Version 1.0 erschienen. Das eigentliche Dokument ist leider nur zahlenden Käufern zugänglich, einige Eckpunkte sind aber bereits bekannt: PCI Express 2.0 (manchmal auch "Generation 2" genannt) verdoppelt den "Wire Speed" der einzelnen PCIe-Lanes von 2,5 auf 5 Milliarden Transfers pro Sekunde (5 GT/s), bringt also auch das theoretische Maximum der Datentransferleistung von 250 auf 500 MByte/s pro Lane und Transferrichtung (8-Bit-10-Bit-Codierung). Grafikkarten dürfen in PCI-Express-for-Graphics-(PEG-)Steckplätzen bis zu 300 Watt Leistung verbraten, aus dem Slot selbst aber offenbar wie bisher maximal 75 Watt saugen. Gewöhnliche PCIe-Karten müssen wie auch PCI-Karten mit 25 Watt auskommen. Details zu Leistungsaufnahme und Kühlung stehen allerdings nicht in der PCIe-Basisspezifikation, sondern in der "Elektromechanik"-Spezifikation für PCIe-2.0-Karten (Card Electro-Mechanical, CEM), die sich zurzeit noch im 0.9-Versionsstand zur Prüfung durch die Hersteller befindet.
PCIe 2.0 soll abwärtskompatibel sein zu PCIe 1.0, alte Karten laufen also in neueren Slots. Neue Funktionen im Vergleich zu PCIe 1.0 sollen eine dynamische Verwaltung der Transfergeschwindigkeit des Links sein sowie standardisierte Benachrichtigungen über die aktuelle Übertragungsleistung (Link Bandwidth Notification), also Datentransferrate pro Lane und Zahl der Lanes pro Link. Solche Verfahren können beim Stromsparen helfen, schon jetzt steuern Notebook-Chipsätze die Zahl der Lanes des PEG-Links dynamisch, um Energie einzusparen.
In diese Richtung geht auch die Möglichkeit zur Festlegung von Grenzen der Leistungsaufnahme pro Karte; diese Technik dürfte auch für dynamisch konfigurierbare Blade-Server interessant sein, die mit einer begrenzten Leistung von Kühlung und Stromversorgung auskommen müssen.
Auch die "Capability Structures" wurden erweitert, also die standardisierten Beschreibungen der Eigenschaften von PCIe-Komponenten. Damit sollen sich diese Geräte, die von einem Chipsatz oder System bereitgestellten Slots und darüber hergestellte Verbindungen feinfühliger verwalten lassen. Ob dazu auch der Trusted Configuration Space (TCS) gehört, der durch den Rückgriff auf ein TPM für abgeschottete Kommunikation zwischen einer Applikation und einer bestimmten PCIe-Baugruppe sorgen soll, ist noch unklar; TCS wurde als Engineering Change Notification (ECN) bereits 2005 für PCIe 1.1 als Option nachgreicht.
Die ersten Chipsätze mit zumindest einigen PCIe-2.0-Slots – wahrscheinlich werden zunächst die PEG-Slots schneller – sollen schon im Sommer oder Herbst erscheinen. Intel hat bereits einige Details zur PC-Chipsatz-Familie Bearlake entschlüpfen lassen, die möglicherweise FSB1333 und (zum Teil) auch DDR3-Unterstützung bringen, AMD will mit der Einführung von HyperTransport 3.0 auch PCIe 2.0 anbinden.
Von den mechanischen Bauformen her sind offenbar keine für den Massenmarkt wesentlichen Änderungen geplant; mit dem ExpressCard-Format zur Erweiterung von Notebooks, der MiniCard (etwa für WLAN-Adapter in Notebooks) und ExpressModules für (Blade-)Server sind die klassischen PC-Einsatzbereiche bereits gut abgedeckt. Im Industrie- und Embedded-PC-Pereich hat die PICMG mit SHB Express, CompactPCI Express, AdvancedMC, CompactTCA, MicroTCA sowie AdvancedTCA (PICMG 3.x) PCIe bereits ausführlich berücksichtigt. (ciw)
