ISSCC: Paradigmenwechsel bei Prozessoren (update)
Bis vor kurzem wurde noch auf Kosten des Energieverbrauchs das letzte MHz aus jeder neuen Chipgeneration herausgequetscht - das wird sich jetzt ändern.
Bis vor kurzem wurde noch auf Kosten des Energieverbrauchs das letzte Quäntchen MHz aus jeder neuen Chipgeneration herausgequetscht. Das wird sich jetzt grundlegend ändern – so zumindest der einhellige Tenor der Halbleiter-Gurus auf dem Symposium "Has Scaling Created a Microprocessor Monster?" auf der International Solid-State Circuits Conference (ISSCC) in San Francisco. Dabei hatte Intels Pat Gelsinger noch wenige Stunden zuvor in seiner Eröffnungsrede sagenhafte 600 Watt in die Diskussion geworfen, die ein Highend-Prozessor in rund zehn Jahren schlucken könnte. Doch es ist nicht etwa der Energieverbrauch in ökologischer Hinsicht oder die aktuelle Stromknappheit im Silicon Valley, was den Chipdesignern Kopfzerbrechen bereitet.
Vielmehr macht es die ständig wachsende Komplexität heutiger Chiparchitekturen immer schwieriger, wirklich effektive Leistungsgewinne zu erzielen. "Die Entwicklung eines Prozessors verschlingt heute mehr Geld und Arbeitsstunden als jedes andere vergleichbare Projekt, dabei ist das Ergebnis bei weitem nicht so effektiv, verglichen mit Grafikchips", meinte etwa Professor David Harris vom Mudd College in Claremont, Kalifornien.
Die Lösung in absehbarer Zukunft sehen Fachleute wie Chipdesigner Robert Montoye von IBM und Professorin Ruby Lee von der Universität Princeton aber nicht in neuen Ansätzen wie Nano- oder Biotechnologien, sondern vielmehr in der Reduktion der viel zu komplexen Befehlssätze. Oder wie es Montoye leicht ironisch ausdrückte: "Wenn Intel sagt, da gibt es ein Problem, dann ist es wahrscheinlich eins. Wir müssen endlich eine Befehlssprache loswerden, die auf die 50er Jahre zurückgeht."
Nach Auffassung von Ruby Lee besteht das Problem darin, dass die Instruction Sets immer komplexer wurden, statt sie zu vereinfachen. So unglaublich es klingt: In Princeton versucht die ehemalige HP-Mitarbeiterin herauszufinden, wie eigentlich das "native alphabet" von Prozessor-Befehlssätzen aussieht, um diese möglichst einfach halten zu können. Harris hingegen glaubt, dass brachliegendes Potenzial uneffektiv genutzter CPUs über APIs ähnlich wie bei Grafikchips freigemacht werden kann. Dann aber wäre das Betriebssystem für die Effizienz eines Prozessors weitestgehend verantwortlich.
Dass die Hardware selbst renoviert werden muss, stand in der Diskussionsrunde außer Frage. Dabei gelten Chips mit einer Milliarde Transistoren nicht einmal als der Weisheit letzter Schluss, sofern deren Design nicht verändert wird. "Die Technologie ist zu alt und wird den heutigen Anforderungen nicht mehr gerecht", erklärte Lee. Vor allem das schnell wachsende Internet mit seinem gewaltigen Rechenbedarf auf Serverseite wird als Krux gesehen. Zwar sollte laut Kazuo Yano von Hitachi die Entwicklung weiter vorangetrieben werden, bis sie voraussichtlich im Jahre 2045 bei einem Nanometer angelangt ist, doch auch für ihn geht die Ära des klassischen CMOS-Skalierens dem Ende entgegen. David Patterson von der Universität Berkely, bekannt als "Vater" der SPARC-Architektur sowie durch viele Bücher über Rechnerarchitekturen, schlug als eine Lösung Cluster-on-a-Chip vor. Mit anderen Worten: Tausende unabhängige, einfach strukturierte Prozessoren auf demselben Die wären seiner Meinung nach die ideale Kombination aus MHz-Leistung und Preis.
In der Zwischenzeit wird aber kräftig an der bestehenden Architektur weitergeschraubt. Statt auf energiefressende spekulative Algorithmen zu setzen, sollte laut Gelsinger echtem Multithreading der Vorzug gegeben werden, indem mehrere Chips auf demselben Die sich die Arbeit teilen. Das enspricht aber mehr dem Konzept von Compaq für den Alpha-EV8 als Intels 64-Bit-Architektur mit EPIC, denn letztere arbeitet massiv mit den beanstandeten Spekulationen und Predikationen.
Etliche Ansätze zum Stromsparen will die ISSCC im weiteren Verlauf aufzeigen. Intel und Hitachi zum Beispiel setzen auf den Ausbau von integriertem Speicher. "Ein größerer L2-Cache bringt nicht nur Leistung, sondern verbraucht rund zehnmal weniger Strom als logische Schaltkreise", meint Gelsinger. Und Hitachi stellt auf der ISSCC einen integrierten 32-KByte-Cache vor, der in 0,18 Mikron gefertigt wird und lediglich 1,7 Milliwatt bei 0,65 Volt und 120 MHz Takt verbraucht. Dieser kann nach Angaben von Hitachi-Entwickler Kenichi Osada bei 2 Volt Spanung bis zu 1,04 GHz schnell sein, wobei er dann 530 Milliwatt verbraucht. (Natalia Pander, Matthias Holtz) / (as)
