Erste Details zu Intels kommender Prozessorschnittstelle

Mit dem Common System Interface (CSI) will Intel ab 2008 das schnelle HyperTransport-Interface der AMD-Prozessoren kontern.

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Seit Mitte der 90er-Jahre kommunizieren Intel-Prozessoren per Processor System Bus beziehungsweise Frontsidebus (FSB) mit dem Chipsatz und in Multiprozessorsystemen auch untereinander. AMD nutzt hingegen bei der AMD64-Architektur seit 2003 HyperTransport als schnellen Interconnect und hat den Speichercontroller in die Prozessoren integriert. Diese beiden Maßnahmen haben vor allem den AMD-Prozessoren für Server und Workstations mit mehr als einer CPU-Fassung zu besonders hoher Rechenleistung verholfen; HyperTransport ist auch eine Kernkomponente in dem wieder aktuellen Konzept für hybride Computer, bei dem x64-Standardprozessoren und Coprozessoren gemeinsam rechnen (AMD Torrenza).

Schon länger ist bekannt, dass Intel 2008 mit der Nehalem-Generation der x64-Kerne und der Tukwila-Generation der Itaniums ebenfalls einen schnellen seriellen Interconnect namens Common System Interface (CSI) sowie integrierte (DDR3-SDRAM-)Speichercontroller einführen will. Über die Leistungsfähigkeit und Funktionsweise von CSI hat Intel aber bisher nur wenig veröffentlicht. Der US-Journalist David Kanter hat auf seiner Webseite RealWorldTech nun zahlreiche Details zu CSI veröffentlicht, die er zu großen Teilen aus Patentanmeldungen Intels zusammengetragen hat.

Laut Kanter besteht ein CSI-Link typischerweise aus 20 parallelen Lanes pro Richtung, die sich bei Bedarf auch in zwei (mit je 10 Lanes) oder vier (mit je 5 Lanes) Links aufspalten lassen. Jede Lane läuft mit einer Datentransferrate von 4,8 oder 6,4 GBit/s; ein Link mit 20 parallel arbeitenden Lanes kann also brutto bis zu 12 beziehungsweise 16 GByte/s an Daten pro Richtung (vollduplex) übertragen. Damit wäre ein 20-Bit-CSI-Link also rund doppelt so schnell wie FSB1066 (etwa 8,5 GByte/s durch Vierfachdatenübertragung mit 266 MHz Basis-Taktfrequenz über 64 Datensignalleitungen) und würde auch FSB1333 (10,6 GByte/s) und den für kommende 45-nm-Xeons erwarteten FSB1600 (12,8 GByte/s) übertreffen – und zusätzlich Vollduplex-Transfers ermöglichen (der FSB arbeitet wie etwa auch Hauptspeicher "halduplex", kann also Daten nicht gleichzeitig in zwei Richtungen übertragen).

Auch im Vergleich zu aktuellen Opterons (HyperTransport 1.0 mit "16x16"-Vollduplex-Link und 1 GHz: 4 GByte/s pro Richtung) und dem bei Multiprozessor-Opterons erst 2009 erwarteten HyperTransport 3.0 (bis zu 2,6 GHz, bei 16x16 also 10,4 GByte/s pro Richtung) arbeitet CSI schneller.

Wie bei AMD könnten sich künftige Intel-Prozessoren der Nehalem-Generation (je vier Kerne mit Hyper-Threading, also acht logische Prozessoren pro "CPU Package") in der Zahl der CSI-Links unterscheiden. Während ein Desktop-PC-Prozessor wie Bloomfield möglicherweise nur einen CSI-Link zur Kommunikation mit dem Chipsatz besitzt, könnten Xeons für 2-Sockel-Server (man munkelt vom CPU-Codenamen Gainestown) je zwei CSI-Links besitzen – einen für die Anbindung zum Chipsatz und einen zur Kommunikation mit der zweiten Prozessorfassung. Multiprozessor-Xeons (Beckton) könnten dann vier CSI-Links mitbringen, die sich zur optimalen Verschaltung von 8-Sockel-Systemen noch aufspalten ließen – das soll bei AMD mit HyperTransport 3.0 ebenfalls kommen, und auch Sun plant Ähnliches bei Rock.

Der Wechsel von FSB auf CSI und die Integration des Speichercontrollers machen übrigens einen Wechsel der Prozessorfassung nötig: Statt der 2004 eingeführten LGA775-Fassung soll wohl künftig eine LGA1366-Fassung ("Socket B" von Bloomfield) zum Einsatz kommen. Nach weiteren Spekulationen könnten die Bloomfield-Prozessoren jeweils drei DDR3-Speicherkanäle anbinden (3 × PC3-10600/DDR3-1333: rund 32 GByte/s).

Ob Intel Mobilprozessoren überhaupt mit CSI ausstatten wird, ist fraglich – wenn der Chipsatz einen Grafikprozessor enthält, kann es vorteilhaft sein, den Speichercontroller im Chipsatz zu belassen, weil sich die CPU dann unabhängig vom Grafikchip in einen Energiesparzustand schalten kann. Um das trotz integriertem Speichercontroller zu ermöglichen, plant AMD 2008 die Einführung von Mobilprozessoren (Griffin), bei denen Speicher- und HyperTransport-Controller über eine andere Spannungsversorgung als die eigentlichen CPU-Kerne verfügen (Split Powerplane/Dual Dynamic Power Management). Bei den kommenden Kombiprozessoren, die CPU und GPU (und dann wohl auch Speichercontroller) in einem Gehäuse integrieren, sind allerdings ohnehin neue Konzepte der Verschaltung nötig (AMD Fusion, bei Intel wohl erst nach Menlow/Silverthorne/Poulsbo, also wohl auch frühestens 2009). (ciw)