ISSCC: Power-Sparmaßnahmen für 90 Nanometer

Die 64-Bit-Prozessoren vom Typ PowerPC 970 (Power4-Core mit SIMD-Erweiterungen und großem Cache) stellt IBM derzeit in einem 130-Nanometer-Prozess her. Zur Vorbereitung auf die 90-Nanometer-Fertigung hat das Entwicklungsteam jetzt neue Regelungstechniken für Frequenz und Spannung eingeführt. Bereits vor der Chip-Konferenz ISSCC wurde bekannt, dass IBM neben Kupfer und Silicon on Insulator (SOI) im 90-nm-Prozess auch mit gestrecktem Silizium (strained silicon) arbeiten wird.

Unter bestimmten Bedingungen schaltet ein Prozess namens PowerTune den Takt auf die Hälfte oder sogar ein Viertel der Höchstfrequenz zurück. Auf beiden Sparstufen lässt sich außerdem die Spannung senken, um den Gesamtstromverbrauch zu verringern. Zusätzlich kann in jeder Takt-Spannungs-Kombination der Chip in einen Schlummermodus gehen. Der Tiefschlafzustand schließlich verringert die Spannung nochmals, während der Chip mit einem 64stel der Höchstfrequenz taktet. Der Takt liege dabei hoch genug, die erforderliche Schaltenergie aber niedrig genug, um beim Aufwachen aus dem Tiefschlaf die negativen History-Effekte zu umgehen, sagte ein IBM-Entwickler auf der ISSCC. Trotz neuem Namen klingen die PowerTune-Techniken bekannt, haben doch Intel (Speedstep) und AMD (PowerNow) Ähnliches mit ihren Chips exerziert.

Während IBM beim Übergang von 130 auf 90 Nanometer die Chipfläche von 118 auf 62 Quadratmillimeter fast halbiert, soll der typische Stromverbrauch von 66 Watt bei 2 GHz auf etwa 50 Watt bei 2,5 GHz sinken. Bei aktivierter Skalierung von Frequenz (auf 625 MHz) und Spannung (1 V) braucht der PowerPC 970 dann noch 12 Watt. Apple will noch in diesem Monat Systeme mit dem PowerPC 970FX in der Xserve-Reihe ausliefern. Auch Sony und Intel zeigen übrigens auf der ISCC ihre Stromsparinitiativen. Sun eifert außerdem IBM mit der Dual-Core-Architektur für den Ultrasparc-Chip nach. (Erich Bonnert) / (jk)