Intel präsentiert Prototypen mit 65-Nanometer-Strukturen

Intel-Fellow Mark T. Bohr erläuterte heute Details kommender Halbleiter-Chips mit 65-Nanometer-Strukturen. Mit derart winzigen Abmessungen möchte Intel ab etwa 2005 Prozessoren bauen, die ihre im nächsten Jahr erwarteten Vorgänger mit 90-nm-Strukturen ablösen sollen.

Wie bereits in der Vergangenheit üblich, will Intel mit der Vorstellung eines funktionsfähigen SRAM-Prototyps nicht nur die Vorteile der angekündigten Technik demonstrieren, sondern auch, dass man sie bereits weitgehend beherrscht.

Nur etwa 20 Monate nach der Vorstellung des 90-nm-Prozesses, der die Herstellung von 6T-SRAM-Zellen mit einer Gesamtfläche von etwa einem Quadratmikrometer Fläche erlauben soll, sprach Bohr nun über ein 4-Megabit-SRAM, dessen Zellen nur noch 0,57 Quadratmikrometer belegen. Etwa 10 Millionen der dabei verwendeten Transistoren passen theoretisch auf die Fläche einer Kugelschreiber-Spitze (rund 1 Quadratmillimeter).

Der für das 4-MBit-SRAM eingesetzte 65-nm-Prozess heißt P1264 (90 nm: P1262, 130 nm: P860/P1260, 45 nm:P1266) und nutzt wie sein Vorgänger Strained Silicon (gestrecktes Silizium mit höherer Elektronenbeweglichkeit) sowie Low-k-Dielektrika für die bis zu achtlagige Kupfermetallisierung. Die kürzlich vorgestellte High-k-Gate-Isolierung wird laut Plan erst später implementiert.

Die Belichtung der 65-nm-Strukturen erfolgt mit 193-nm-Laserlicht und speziellen Optical-Proximity-Correction- (OPC-) und Advanced-Phase-Shift-Masken, die Beugungs- und Brechungseffekte geschickt ausnutzen. So ist es möglich, Projektionsmuster zu erzeugen, die kleiner als die Licht-Wellenlänge sind. Die effektive Gate-Länge der einzelnen 65-nm-Transistoren beträgt nur 35 Nanometer.

Neben den kleinen Strukturen ist auch die Beherrschung anderer Prozessparameter wichtig, Bohr hob unter anderem die für 0,7 Volt Betriebsspannung ausreichenden Störpegel in den SRAM-Zellen hervor. Außerdem lobte er die Bedeutung und Leistungsfähigkeit des Intel-eigenen Maskenzentrums -- wohl auch eine Reaktion auf die unter anderen von AMD lautstark gefeierte Einweihung des Advanced Mask Technology Centers in Dresden.

Bohr erklärte, dass die kommenden 65-nm-Halbleiter und deren 45-nm-Nachfolger in der zurzeit modernsten Intel-Fab D1D in Hillsboro im US-Bundesstaat Oregon auf 300-mm-Wafern gefertigt werden sollen. Dieses Werk hat einen Reinraum von der Größe dreier Football-Felder. (ciw)