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Intel-Fellow Mark T. Bohr hat heute Details kommender Halbleiter-Chips mit 65-Nanometer-Strukturen erläutert.

Intel-Fellow Mark T. Bohr [1] erläuterte heute Details kommender Halbleiter-Chips mit 65-Nanometer-Strukturen. Mit derart winzigen Abmessungen möchte Intel ab etwa 2005 Prozessoren [2] bauen, die ihre im nächsten Jahr [3] erwarteten Vorgänger mit 90-nm-Strukturen ablösen sollen.

Wie bereits in der Vergangenheit [4] üblich, will Intel [5] mit der Vorstellung eines funktionsfähigen SRAM-Prototyps nicht nur die Vorteile der angekündigten Technik demonstrieren, sondern auch, dass man sie bereits weitgehend beherrscht.

Nur etwa 20 Monate nach der Vorstellung [6] des 90-nm-Prozesses, der die Herstellung von 6T-SRAM-Zellen mit einer Gesamtfläche von etwa einem Quadratmikrometer Fläche erlauben soll, sprach Bohr nun über ein 4-Megabit-SRAM, dessen Zellen nur noch 0,57 Quadratmikrometer belegen. Etwa 10 Millionen der dabei verwendeten Transistoren passen theoretisch auf die Fläche einer Kugelschreiber-Spitze (rund 1 Quadratmillimeter).

Der für das 4-MBit-SRAM eingesetzte 65-nm-Prozess heißt P1264 (90 nm: P1262, 130 nm: P860/P1260 [7], 45 nm:P1266) und nutzt wie sein Vorgänger Strained Silicon [8] (gestrecktes Silizium mit höherer Elektronenbeweglichkeit) sowie Low-k-Dielektrika [9] für die bis zu achtlagige Kupfermetallisierung. Die kürzlich vorgestellte High-k-Gate-Isolierung [10] wird laut Plan erst später implementiert.

Die Belichtung der 65-nm-Strukturen erfolgt mit 193-nm-Laserlicht [11] und speziellen Optical-Proximity-Correction- (OPC-) und Advanced-Phase-Shift-Masken, die Beugungs- und Brechungseffekte geschickt ausnutzen. So ist es möglich, Projektionsmuster zu erzeugen, die kleiner als die Licht-Wellenlänge sind. Die effektive Gate-Länge der einzelnen 65-nm-Transistoren beträgt nur 35 Nanometer.

Neben den kleinen Strukturen ist auch die Beherrschung anderer Prozessparameter wichtig, Bohr hob unter anderem die für 0,7 Volt Betriebsspannung ausreichenden Störpegel in den SRAM-Zellen hervor. Außerdem lobte er die Bedeutung und Leistungsfähigkeit des Intel-eigenen Maskenzentrums -- wohl auch eine Reaktion auf die unter anderen von AMD lautstark gefeierte Einweihung [12] des Advanced Mask Technology Centers in Dresden.

Bohr erklärte, dass die kommenden 65-nm-Halbleiter und deren 45-nm-Nachfolger in der zurzeit modernsten Intel-Fab D1D [13] in Hillsboro im US-Bundesstaat Oregon auf 300-mm-Wafern gefertigt werden sollen. Dieses Werk hat einen Reinraum von der Größe dreier Football-Felder. (ciw [14])

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https://www.heise.de/-89137

Links in diesem Artikel:
[1] http://www.intel.com/pressroom/kits/bios/mbohr.htm
[2] https://www.heise.de/news/IDF-Das-soll-der-naechste-Pentium-4-koennen-Update-74933.html
[3] https://www.heise.de/news/AMD-ueberarbeitet-seinen-Prozessor-Fahrplan-88161.html
[4] https://www.heise.de/news/Intel-auf-dem-Weg-zum-Multi-Gigahertz-Chip-26046.html
[5] http://www.intel.de/
[6] https://www.heise.de/news/Intels-naechster-Schritt-zu-kleineren-Chipstrukturen-60491.html
[7] https://www.heise.de/news/Intel-auf-dem-Weg-zum-Multi-Gigahertz-Chip-26046.html
[8] https://www.heise.de/news/Intels-90-nm-Prozess-mit-gestresstem-Silizium-68699.html
[9] https://www.heise.de/news/Intel-erobert-die-Tera-Hertzen-update-55933.html
[10] https://www.heise.de/news/Intel-kuendigt-neue-Siliziumchip-Produktionstechnik-an-88015.html
[11] https://www.heise.de/news/Intel-steigt-aus-der-Entwicklung-der-157-nm-Lithografietechnik-aus-79623.html
[12] https://www.heise.de/news/Dresdner-Chip-Maskenfirma-eroeffnet-86761.html
[13] http://www.intel.com/jobs/usa/sites/hillsboro/index.htm
[14] mailto:ciw@ct.de

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