IEDM: IBM-Entwickler präsentieren kleinste SRAM-Zelle und gestrecktes Germanium

Das International Electron Devices Meeting (IEDM 2004) der IEEE startet nächste Woche in San Francisco und bietet Ausblicke auf die Halbleiter-Entwicklung der kommenden Jahre. Die IBM-Hableitersparte zeigt eine SRAM-Zelle aus 6 Transistoren, die eine Fläche von nur 0,143 Quadratmikrometern belegen soll. Diese Zellengröße wird eigentlich erst mit der (laut ITRS) im Jahre 2013 erwarteten 32-Nanometer-Fertigungstechnik erreichbar sein, die IBM-Forscher haben sie schon jetzt mit einer Misch-Technik aus optischer und Elektronenstrahl-Belichtung realisiert. Weitere Schlüsselelemente bei der in planarer Silicon-on-Insulator- (SOI-)Technik ausgeführten extremen Strukturverkleinerung sollen ultradünne Kobaltsilizid-Schichten, winzige Wolfram-Kontakte und 15 Nanometer dünne Spacer-Strukturen sein.

Zum Vergleich: Intel will im kommenden Jahr mit seinem 65-Nanometer-Prozess (P1264) 6T-SRAMs mit 0,57 Quadratmikrometern Flächenbedarf fertigen können. Und auf dem IEDM 2004 stellen auch andere Forscher ihre Ideen vor, etwa Samsung eine Technik für 512-MBit-SRAMs mit einem Flächenbedarf von 0,16 µm² pro Zelle, die das so genannte S³-Verfahren mit gestapelten Einkristall-Dünnschichttransistoren nutzt (SSTFT: Stacked Single-crystal Thin Film Transistor) und damit eine bezogene Zellenfläche von 25 F² erreicht; F steht dabei für die in der jeweiligen Prozesstechnik erreichbare minimale Strukturgröße.

Die Forscher des IMEC haben eine 6T-SRAM-Zelle mit 0,314 µm² in 45-nm-Technik gebaut. Das US-Unternehmen T-RAM setzt auf ein Platz sparendes SRAM-Konzept, das im 130-Nanometer-Prozess eine SRAM-Zellenfläche von 0,562 µm² und stabilen Betrieb bis 125 °C Temperatur ermöglichen soll.

Auf dem Gebiet der Hochgeschwindigkeitstransistoren, die man beispielsweise in integrierten Hochfrequenzschaltungen für Kommunikationsgeräte nutzt, profiliert sich IBM mit PMOSFETs mit einem Kanal aus gestrecktem Germanium (Strained Ge, s-Ge), deren Herstellung sich in einen CMOS-Prozess einbetten lässt. Dabei kommt eine vorstrukturierte SiGe-on-Insulator- (SGOI-)Lage zum Einsatz. Die s-Ge-Channel-PMOSFETs sollen dreifach höhere Ströme treiben können und eignen sich ebenfalls für die 32-Nanometer-Technik.

Auf der IEDM spielen Fertigungsverfahren für Substrate mit gestrecktem Kristallgitter, vor allem für Strained Silicon, eine große Rolle. Die Technik kommt bei aktuellen 90-Nanometer-Produkten von Intel und IBM bereits zum Einsatz und ist auch für 65-Nanometer-Prozessoren geplant.

Zur Halbleiterkonferenz IEDM siehe auch: (ciw)

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