ISSCC: Wie IBM und AMD Energie sparen
Mit der Präsentation des 700-Millionen-Transistor-Doppelkerns Power6 eröffnete IBM die Mikroprozessor-Vortragsserie auf der Halbleiter-Entwicklerkonferenz.
Der kommende Dual-Core-Serverprozessor Power6 soll im Labor bereits 5,8 GHz Taktfrequenz erreicht haben, berichten IBM-Entwickler auf der Halbleiterkonferenz ISSCC in San Francisco. Dabei bringt er bei gleichem Leistungsbedarf wie sein Vorgänger Power5 angeblich die doppelte Performance. Eine genaue Angabe der Leistungsaufnahme des Power6 machte IBM indes nicht; der Prozessor soll ab Mitte des Jahres zunächst mit knapp unter 5 GHz vom Band laufen und kommt wohl zunächst in den Servern der Baureihen System p und System i zum Einsatz, ab Anfang 2008 dann auch in den flüssigkeitsgekühlten System-z-Mainframes. Laut IBM kann der 65-Nanometer-Doppelkern entweder sehr hohe Taktfrequenzen erreichen oder in "engergiesensiblen Applikationen" – etwa in Blade-Servern – auch mit weniger als 100 Watt auskommen. Die Betriebsspannung soll zwischen 0,75 und 1,3 Volt liegen.
Bereits im letzten Jahr hatte IBM angekündigt, der 700-Millionen-Transistor-Chip mit 341 Quadratmillimeter Fläche werde die von Intel nie erreichte und insbesondere im Vergleich zu dem mit 1,6 GHz dahindümpelnden Itanium beeindruckende Rekordmarke von 4 GHz locker überschreiten.
Den Power6 fertigt IBM in einem 65-Nanometer-SOI-Prozess mit zeitgemäßen Features wie Low-k-Dielektrika für die Kupfer-Leiterbahnen in den 10 Metalllagen. Zum Stromsparen sollen außer Verbesserungen der Fertigungstechnik auch Tricks wie das Clock Gating beitragen, durch das sich komplette Funktionsgruppen schnell stilllegen und wieder einschalten lassen. Die Architektur der Kerne selbst hat IBM bereits auf dem Microprocessor Forum im Herbst geschildert. Es handelt sich im Wesentlichen um den Power5-Kern mit einer zusätzlichen Gleitkommaeinheit in Dezimalarithmetik. Ein SMP-Fabric auf dem Chip ist zur Kopplung von Power6-Prozessoren zu Maschinen mit bis zu 128 Kernen ausgelegt, die ersten Produktvarianten werden allerdings nur 32-Wege-tauglich sein.
AMD nutzt bekanntlich eine gemeinsam mit IBM entwickelte Fertigungstechnik und verriet auf der ISSCC einige weitere Details über den kommenden Opteron-Vierkern Barcelona, an dem die Hoffnungen des Unternehmens hängen und dessen K8L- oder "Revision-H"-Architektur auch die Basis für andere neue AMD64-Prozessoren bildet. Demnach nutzt AMD eine 65-nm-SOI-Fertigungstechnik mit 11 Metalllagen sowie die Kristallgitter-Strecktechnik Embedded SiGe für die PMOS-Transistoren. Damit sollen 2,2 bis 2,8 GHz Taktfrequenz möglich sein, die Leistungsklassen sollen wie bei den aktuellen Doppelkernen 68, 95 und 120 Watt betragen. Die Energieeffizienz optimiert AMD beim Barcelona auch dadurch, dass sich die Taktfrequenz jedes einzelnen Kerns individuell einstellen lässt. Die Betriebsspannung der Kerne ist dabei unabhängig von der des integrierten Speichercontrollers und der HyperTransport-Anbindung, sodass diese Einheiten auch dann mit Volldampf arbeiten können, wenn die Rechenwerke Pause machen – schließlich greifen bei der ccNUMA-Bauweise von Opteron-Multiprozessor-Servern die einzelnen Prozessoren auf den Speicher anderer CPUs zu.
Jeder Barcelona-Prozessorkern hat 512 KByte eigenen L2-Cache und zusätzlich 2 MByte gemeinsamen L3-Cache; insgesamt ist also mit 4 MByte doppelt so viel L2- und L3-Cache vorhanden wie bei den aktuellen Doppelkernen L2-Cache (2 x 1 MByte). Um Energie zu sparen, hat AMD nach eigenen Angaben die Gate-Längen der Transistoren der SRAM-Zellen der Caches verlängert. Dadurch sinkt der statische Leckstrom, aber die SRAM-Zellen fallen mit 0,81 Quadratmikrometern überraschend groß aus.
Zur ISSCC 2007 siehe auch:
(Erich Bonnert) / (ciw)
