VLSI Symposium: Neues vom AMD/IBM-FinFET
Schon seit Ende der 90er-Jahre geistern vertikal orientierte Multi-Gate-Transistoren als Option für die ab 2011 erwartete 22-Nanometer-Fertigungstechnik durch die Fachkongresse.
Bereits 1999 hatten Forscher der Universität Berkeley einen FinFET mit einer wirksamen Gate-Länge von lediglich 18 Nanometern und deshalb enorm hoher Grenzfrequenz beschrieben [1]. Seither geistern diese vertikal orientierten, also flossen- oder lamellenförmigen Feldeffekttransistoren (FETs) mit mehreren Gate-Elektroden durch die Fachkongresse der Halbleiterentwickler. 2001 sprach IBM [2] auf dem IEDM über einen Dual-Gate-FinFET, 2002 hatte AMD gemeinsam mit den Berkeley-Forschern einen Dual-Gate-FinFET mit 10 nm Gate-Länge beschrieben [3]; dazwischen war Intel mit Tri-Gate-Strukturen vorgeprescht [4]. Oft war zu hören, FinFETs könnten eine Option für die ab 2011 erwartete 22-nm-Fertigungstechnik sein; allerdings scheinen die Entwickler noch an zahlreichen Problemen zu tüfteln, zumal herkömmliche Planar-Transistoren dank Verfahren wie High-k/Metal Gate (HKMG [5]) sowie immer ausgefeilteren Strained-Silicon- und Silicon-on-Insulator-(SOI-)Tricks ebenfalls immer besser werden und die projektierten Vorteile der in der Herstellung wohl aufwendigeren FinFETs dahinschmelzen. 2006 sandte Intel auf dem VLSI Symposium ein Tri-Gate-Lebenszeichen [6], es ging dabei um die Kombination von Multi-Gate-Technik und HKMG.
Nun findet gerade das VLSI Symposium 2008 statt, und die FinFET-Kooperationspartner AMD und IBM, zu denen mittlerweile auch Toshiba [7] gestoßen ist, präsentieren ein Papier über die Vorzüge von 22-nm-FinFETs. Im vergangenen November hatten die Partner bereits auf dem 3D-Transistor-Workshop des Lehrstuhls von Professor Yoshio Nishi von der Uni Stanford gesprochen [8] (PDF-Datei). Forscher von Toshiba haben noch einen weiteren VLSI-Symposium-Vortrag vorbereitet, in dem es um eine Verspannungstechnik für FinFET-Kristallstrukturen geht, die die Ladungsträger-Beweglichkeit steigert. Dadurch sollen sowohl Gate-Strom als auch Durchlasswiderstand der FinFETs sinken.
Anscheinend sind AMD und IBM auch mit dem Einsatz von eDRAM-Zellen als Cache [9]-Speicher weitergekommen, jedenfalls berichten Vertreter der Firmen über Versuche mit einem 1-MByte-eDRAM-Cache, der 2 GHz Taktfrequenz erreicht und sich in einem 45-nm-CMOS [10]-Fertigungsprozess auf SOI-Wafern fertigen lässt. Ob dabei schon das 2006 von AMD in Lizenz genommene [11] Z-RAM zum Einsatz kommt, verrät die Vorankündigung des Vortrags leider nicht.
Mehr zum VLSI Symposium 2008:
(ciw [13])
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[1] https://www.heise.de/news/Chip-Perspektiven-3-GHz-und-mehr-16259.html
[2] https://www.heise.de/news/Rennen-um-schnellsten-Transistor-geht-weiter-47973.html
[3] https://www.heise.de/news/AMD-demonstriert-FinFETs-mit-10-Nanometern-Gate-Laenge-60983.html
[4] https://www.heise.de/news/IDF-Tri-Gate-Transistoren-und-13-4-nm-Lithographie-61413.html
[5] https://www.heise.de/news/IBM-High-k-Metal-Gate-koennen-wir-auch-139671.html
[6] https://www.heise.de/news/Intel-verbessert-Tri-Gate-Transistor-131473.html
[7] https://www.heise.de/news/Toshiba-tritt-der-IBM-Halbleiterbauelemente-Allianz-bei-171981.html
[8] http://nanodevice.stanford.edu/3dworkshop/docs/5_M_GuillomIBM%20FinFETs%20for%20the%2022%20nm%20technology.pdf
[9] http://www.heise.de/glossar/entry/Cache-395216.html
[10] http://www.heise.de/glossar/entry/Complementary-Metal-Oxide-Semiconductor-396783.html
[11] https://www.heise.de/news/AMD-nimmt-Fertigungstechnik-fuer-grosse-Cache-Speicher-in-Lizenz-167335.html
[12] https://www.heise.de/news/VLSI-Symposium-Intel-stellt-Floating-Body-Cell-Speicher-und-Nehalem-Taktgeber-vor-214546.html
[13] mailto:ciw@ct.de
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