Intel kündigt zweiten 65-Nanometer-Fertigungsprozess an [Update]
Für extrem sparsame Halbleiter-Bauteile mit 65-Nanometer-Strukturen hat Intel einen speziellen Fertigungsprozess entwickelt.
Bisher hat der Chip-Gigant Intel sämtliche Halbleiter-Bauelemente gleicher Strukturgröße mit jeweils den grundsätzlich gleichen Fertigungsverfahren hergestellt. Für die vor der Tür stehende 65-Nanometer-Generation gibt es jetzt aber einen zweiten "Ultra-Low-Power"-Fertigungsprozess, der durch eine Kombination unterschiedlicher Maßnahmen die Leckströme drastisch reduzieren soll und deshalb vor allem für Chips geeignet ist, die in mobilen, batterie- oder akkubetriebenen Geräten zum Einsatz kommen. Bei Intel sind das beispielsweise die PDA- und Handy-Prozessoren der XScale-Baureihe.
Den 65-nm-Prozess P1264 hatte Intel schon vor zwei Jahren angekündigt und dessen Details im vergangenen Jahr präzisiert: Acht (Kupfer-)Metalllagen mit Low-k-Dielektrika (Carbon-doped Oxide, CDO), Strained Silicon, Gate-Isolator aus 1,2 Nanometer Siliziumdioxid. High-k-Gate-Dielektrika sollen erst mit dem 45-nm-Prozess P1266 im übernächsten Jahr Einzug halten. Die Belichtung erfolgt weiterhin mit 193-nm-Lasern durch Optical-Proximity-Correction- (OPC-) und Advanced-Phase-Shift-Masken. In wenigen Monaten sollen die ersten Großserien-Produkte mit 65-Nanometer-Strukturen erscheinen, die Konkurrenz (wie IBM oder auch TSMC) wird wohl etwas länger brauchen.
Der neue Ultra-Low-Power-Prozess P1265, den Intel -- wie üblich -- anhand eines funktionsfähigen (50-MBit)-SRAMs demonstriert, soll die Leckströme im Vergleich zum P1264 um den Faktor 1000 senken: Durch eine höhere Schwellenspannung soll die Sub-threshold Leakage sinken, der Junction Leakage wirkt eine möglichst ungestörte Kristallstruktur im PN-Übergang entgegen (Low Damage Junction Engineering) und die Gate-Oxid-Leakage bekämpft Intel durch ein dickeres Gate-Oxid. Die drei Maßnahmen reduzieren die maximal erreichbaren Taktfrequenzen sowie die Zahl der Transistoren bei gleicher Die-Fläche, weshalb sie eben nur für Ultra-Low-Power-Chips zum Einsatz kommen sollen.
[Update:] Durch dichter gedrängte Leitungen in der Verdrahtungs-Ebene wollen Intels Entwickler beim P1265-Prozess die Packungsdichte wieder etwas steigern -- beim P1264-Prozess sind stärkere Metallstrukturen mit geringerem Innenwiederstand vorgesehen, was die Performance erhöht.
In der Zukunft plant Intel weitere Verbesserungen wie den Einsatz von dreidimensionalen Transistoren, bisher schwer beherrschbaren High-k-Dielektrika und der EUV-Lithografie. (ciw)
